Docente
Organizzazione del corso
Propedeuticita' di Reti Logiche
- Codifica binaria dell'informazione
- Modelli per la descrizione del comportamento di macchine digitali
- Minimizzazione degli stati di reti sequenziali
- Codifica degli stati di reti sequenziali asincrone
Materiale didattico (complementi ed esercizi)
- Reti combinatorie
- Reti sequenziali asincrone
- Reti sequenziali sincrone
- Il modello data-path & control unit
- Sintesi a livello architetturale
Esercitazione laboratorio
- Introduzione FPGA, principi di design e richiami di VHDL
- Introduzione ambiente Altera e schede di sviluppo
- Introduzione progetto Tetris
- Progetto Tetris - Data-Path
- Progetto Tetris - Graphical User Interface
- Progetto Tetris - Control Unit
Prove d'esame
- Soluzione 2005-01-14
- Soluzione 2005-07-15
- Soluzione 2006-01-16
- Soluzione 2006-04-05
- Soluzione 2007-07-18
- Soluzione 2007-09-19
- Soluzione 2008-01-14
- Soluzione 2008-07-15
- Soluzione 2009-03-26
- Soluzione 2009-07-20
- Soluzione 2010-06-16
- Soluzione 2013-06-20
Registrazione dei voti:
In base alla nuova normativa, non è più prevista la trascrizione sul libretto del voto riportato in una prova d'esame. Pertanto il Docente provvederà autonomamente alla verbalizzazione del voto tramite il sistema AlmaEsami, una volta ricevuta da parte dello Studente una richiesta esplicita (via e-mail) in tal senso.